Pós-Layout
Nesta última etapa iremos realizar as atividades:
- Adaptação do arquivo HDL pós layout para simulação e realização da simulação;
- Comparação entre o resultado da simulação pós-layout e pré-síntese.
Adaptação do arquivo HDL
No arquivo .v top level da simulação deve-se incluir o seguinte código:
initial
$sdf_annotate
(“uart_layout.sdf”, uartproto);
no arquivo hdl top level da simulação. Logo, a arquivo criado deverá estar de acordo com o uart_layout_sim.v.
A realização da simulação deverá ser conforme realizada antes do layout.
Obs: Neste momento o simulador deverá solicitar para você inserir o “timescale” no .v gerado pelo encounter. No nosso caso incluimos no início do arquivo:
`timescale 1ns/1ns
O resultado da simulação pode ser observado nas figuras sim1.png e sim2.png.
Comparação entre o resultado da simulação pós-layout e pré-síntese
O sinal sout, antes e depois do processo inteiro de design do CI, permaneceu idêntico, o que valida em uma primeira análise o funcionamento do chip.
Os registradores também foram gravados corretamente (caso contrário o sout não sairia corretamente).
Antes da síntese o baud_out teve início de geração estimada em 190ns da escrita no registrador correspondente. Após o layout, o valor simulado foi de 200ns.
Conclui-se então que a inclusão de novos fatores na simulação, como os parâmetros RC extraídos do layout, utilizando a biblioteca de 35um Cadence e um clock de 10ns, não afetaram de modo significativo o funcionamento previsto pelo simulador antes mesmo da síntese do código HDL.
